新手问综合问题

dmq0420

Startpoint: b_reg (rising edge-triggered flip-flop clocked by clock)
  Endpoint: U1 (falling edge-triggered data to data check clocked by clock)
  Path Group: clock
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  test               05x05                 class
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock clock (rise edge)                  0.00       0.00
  clock network delay (ideal)              0.00       0.00
  b_reg/CP (FD1)                           0.00       0.00 r
  b_reg/Q (FD1)                            1.44       1.44 f
  U1/B (MY_Analog_CELL)                    0.00       1.44 f
  data arrival time                                   1.44
  clock clock (rise edge)                  0.00       0.00
  clock network delay (ideal)              0.00       0.00
  a_reg/CP (FD1)                           0.00       0.00 r
  a_reg/Q (FD1)                            1.44       1.44 f
  U1/A (MY_ANALOG_CELL)                    0.00       1.44 f
  data check setup time                    0.60       2.04
  data required time                                  2.04
  -----------------------------------------------------------
  data required time                                  2.04
  data arrival time                                  -1.44
  -----------------------------------------------------------
  slack (MET)                                         0.60


  Startpoint: b_reg (rising edge-triggered flip-flop clocked by clock)
  Endpoint: U1 (falling edge-triggered data to data check clocked by clock)
  Path Group: clock
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  test               05x05                 class
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock clock (rise edge)                  0.00       0.00
  clock network delay (ideal)              0.00       0.00
  b_reg/CP (FD1)                           0.00       0.00 r
  b_reg/Q (FD1)                            1.44       1.44 f
  U1/B (MY_ANALOG_CELL)                    0.00       1.44 f
  data arrival time                                   1.44
  clock clock (rise edge)                  0.00       0.00
  clock network delay (ideal)              0.00       0.00
  a_reg/CP (FD1)                           0.00       0.00 r
  a_reg/Q (FD1)                            1.44       1.44 f
  U1/A (MY_ANALOG_CELL)                    0.00       1.44 f
  data check setup time                    0.60       2.04
  data required time                                  2.04
  -----------------------------------------------------------
  data required time                                  2.04
  data arrival time                                  -1.44
  -----------------------------------------------------------
  slack (MET)                                         0.60

综合报告中的r，f应该是rising和falling的意思吧，但是我用到的寄存器都是上升沿出发的啊，为什么会出来falling edge呢？不太明白，刚学综合希望大家帮帮忙啊，谢谢

dmq0420

buhaoyisi，第二条路径贴错了。重贴
  Startpoint: b_reg (rising edge-triggered flip-flop clocked by clock)
  Endpoint: U1 (rising edge-triggered data to data check clocked by clock)
  Path Group: clock
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  test               05x05                 class
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock clock (rise edge)                  0.00       0.00
  clock network delay (ideal)              0.00       0.00
  b_reg/CP (FD1)                           0.00       0.00 r
  b_reg/Q (FD1)                            1.29       1.29 r
  U1/B (MY_ANALOG_CELL)                    0.00       1.29 r
  data arrival time                                   1.29
  clock clock (rise edge)                  0.00       0.00
  clock network delay (ideal)              0.00       0.00
  a_reg/CP (FD1)                           0.00       0.00 r
  a_reg/Q (FD1)                            1.29       1.29 r
  U1/A (MY_ANALOG_CELL)                    0.00       1.29 r
  data check setup time                    0.60       1.89
  data required time                                  1.89
  -----------------------------------------------------------
  data required time                                  1.89
  data arrival time                                  -1.29
  -----------------------------------------------------------
  slack (MET)                                         0.60
在这条path中，b_reg是rising的，之前的path中是falling的

dmq0420

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