求教时钟频率切换方法

ansonli1985

给定一个使能信号，如何做到在两个时钟的切换过程中不产生毛刺？

下面这个方法不知道行得通否，请各位大虾指点。

A：将使能信号及其反信号分别用两个时钟的低电平锁存，锁存器输出与相应的时钟相与，
      将两个与门输出相或。

nd9525

曾经看到过一种方法：
假定从clk1切换到clk2，输出为clk3，并且有一个切换使能信号，在切换使能信号有效时，等待clk1拉低，在clk1拉低之后去等待clk2拉低，在clk2拉低后切换到clk2.

大概是这样的过程，原来的那个资料找不到了，希望对楼主有一点点启发。

以上是凭记忆写的，当时自己也没太注意，可能会存在错误！

ddxx

给个参考代码。verilog的。

[ 本帖最后由 ddxx 于 2008-11-25 08:34 编辑 ]

ansonli1985

多谢多谢啊～

eestone

逻辑上实现；也需要物理设计（后端设计）的人配合，时序工具可以检查尖脉冲。

zmdcyp

应当在切换间保留一定时间的间隔

CIAO

多谢多谢啊～

gyl42

學習下！！

cyflamingo

最简单的 assign clk_out=(sel)?clka:clkb;
这样肯定是有毛刺，因为sel可能和俩时钟都不同步。。
然后修改，在sel上加DFF，先变成同步，然后互锁逻辑，基本可以减少毛刺了
当然如果时序允许用2*2DFF更好些，忘了是那本国外的书说过了