求教时钟频率切换方法

ansonli1985 · 发表于 2008-11-23 21:37:42

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给定一个使能信号，如何做到在两个时钟的切换过程中不产生毛刺？

下面这个方法不知道行得通否，请各位大虾指点。

A：将使能信号及其反信号分别用两个时钟的低电平锁存，锁存器输出与相应的时钟相与，
将两个与门输出相或。

nd9525 · 发表于 2008-11-24 12:47:30

曾经看到过一种方法：
假定从clk1切换到clk2，输出为clk3，并且有一个切换使能信号，在切换使能信号有效时，等待clk1拉低，在clk1拉低之后去等待clk2拉低，在clk2拉低后切换到clk2.

大概是这样的过程，原来的那个资料找不到了，希望对楼主有一点点启发。

以上是凭记忆写的，当时自己也没太注意，可能会存在错误！

ddxx · 发表于 2008-11-24 14:41:16

给个参考代码。verilog的。

[ 本帖最后由 ddxx 于 2008-11-25 08:34 编辑 ]

weeren · 发表于 2008-11-24 22:35:43

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ansonli1985 · 发表于 2008-11-24 23:39:58

多谢多谢啊～

eestone · 发表于 2008-11-25 13:55:31

逻辑上实现；也需要物理设计（后端设计）的人配合，时序工具可以检查尖脉冲。

zmdcyp · 发表于 2008-11-26 23:49:28

应当在切换间保留一定时间的间隔

CIAO · 发表于 2008-11-30 08:48:56

多谢多谢啊～

gyl42 · 发表于 2008-11-30 12:27:03

學習下！！

cyflamingo · 发表于 2008-12-1 13:31:59

最简单的 assign clk_out=(sel)?clka:clkb;
这样肯定是有毛刺，因为sel可能和俩时钟都不同步。。
然后修改，在sel上加DFF，先变成同步，然后互锁逻辑，基本可以减少毛刺了
当然如果时序允许用2*2DFF更好些，忘了是那本国外的书说过了

weeren weeren 当前离线积分 200 头像被屏蔽	发表于 2008-11-24 22:35:43 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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