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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 51IP大集合(VHDL/Verilog)

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楼主: leopold2008

51IP大集合(VHDL/Verilog)

发表于 2010-5-29 09:23:53 | 显示全部楼层

谢谢分享！！！

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发表于 2010-6-4 15:56:36 | 显示全部楼层

好东东顶一下

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发表于 2010-6-5 12:07:02 | 显示全部楼层

DDDDDDDDDDDDDDDDDDDDDDDD

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发表于 2010-6-5 12:11:22 | 显示全部楼层

DDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD

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发表于 2010-6-5 20:21:08 | 显示全部楼层

好文章谢谢分享及时啊

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发表于 2010-9-14 21:03:24 | 显示全部楼层

thanks a lot

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发表于 2010-9-15 23:50:31 | 显示全部楼层

1# leopold2008
GOOD GOOD GOOD

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发表于 2010-10-6 19:27:04 | 显示全部楼层

顶，下下来看看！谢谢楼主

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发表于 2010-10-29 14:04:47 | 显示全部楼层

好好学习。。。

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发表于 2010-10-31 13:19:02 | 显示全部楼层

很棒的資料分享呀感謝中!

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