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PLL环路带宽和响应时间的问题

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发表于 2008-11-13 21:56:08 | 显示全部楼层 |阅读模式

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为什么PLL的环路带宽越大,它锁定所需的时间就越短呢?请教各位有什么好的解释?
发表于 2008-12-25 20:18:10 | 显示全部楼层
很基本的东西,简单一点来说,从系统函数可以得到系统时域上的阶跃响应,环路的带宽表现为闭环的3d带宽,换到时域,这个带宽就是时间常数的倒数,当然实际上这个只是锁定过程中的线性分析,实际上的过程还有频率牵引等非线性过程,而且这个响应时间也与环路的阶数有关的。 


发表于 2009-6-28 15:16:24 | 显示全部楼层
看书吧, 电路或者信号与系统, 看频域和时域分析
发表于 2009-6-30 23:56:42 | 显示全部楼层
带宽与阶跃响应稳定时间之间的关系问题。看运放的资料应该讲得很详细。
发表于 2009-7-14 06:10:30 | 显示全部楼层
每一本pll书上都有
发表于 2009-7-16 20:55:27 | 显示全部楼层
本人体会:开环带宽大些,放过去的纠正信号就更多些,就容易加快lock
发表于 2009-7-17 23:16:47 | 显示全部楼层
这是很基础的东西
发表于 2009-8-3 10:40:31 | 显示全部楼层
找一本基础的PLL教材,看个够
发表于 2009-8-4 17:59:16 | 显示全部楼层
Phase-locked loops : theory and applications by John L. Stensby.
這本還不錯
參考一下吧
发表于 2009-8-5 22:35:14 | 显示全部楼层
帮助楼主顶下!
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