流水线用verilog代码怎么编？

xnjd12566 · 发表于 2010-5-28 13:39:19

好好学习天天向上

26032603 · 发表于 2010-6-1 18:27:11

對FPGA新手的建議

caohua1986517 · 发表于 2010-7-5 14:46:31

都差不多，顶一个！

coldsummer · 发表于 2010-7-5 19:52:30

加入寄存器，保存中间结果

bunengwang · 发表于 2010-7-6 15:13:27

里面都是牛人呀

sunkimi · 发表于 2010-7-12 01:30:14

流水线是一种方法和概念
继续学习

sh_0119 · 发表于 2010-8-25 22:02:22

这样加流水线的作用是什么呢

AmoiBB · 发表于 2010-8-26 10:35:45

实际上就是要在组合逻辑中插入D触发器。
hwj121891 发表于 2009-5-3 22:05

登录/注册后可看大图

嗯，我也是这么理解的

ineedpower · 发表于 2010-8-26 11:26:07

一般是用寄存器来隔断较长的逻辑链

argon · 发表于 2010-10-21 18:02:34

学习一下

站长推荐 /1