流水线用verilog代码怎么编？

1232ej

谢谢，太好了

taoy1986

学习了 谢谢

lbingbing

去找本讲处理器verilog实现的书，有源码的

wanganl

用寄存器把关键路径一分为二，就是流水线了。

pptiger

看了lZ的问题和大家的回答，有个感觉，想说出来，说得不对的地方还请大家指正。

流水线，特别是模块之间的流水线，可不是靠verilog这么编出来的。这种流水线，每级流水一般需要好几个时钟周期，涉及到流水线之间的握手机制，因此，是需要提前就设计出来的，而不是后来编出来的。

shangtian

学习了。

etp_tt

for pipeline design, first you need to divid your design, in different portion, A1, A2, A3,.., B1, B2, B3,C1,C2,C3,..., thus A1 in the first clock cycle, A2, B1 in second, A3,B2,C1 in third and so on.

13915044350

有个暂存态就可以了

radiantls

加流水引入latency了，你得考虑这个！

sagegao

将关键路径打断，中间插入寄存器，就是流水线结构了。