流水线用verilog代码怎么编？

kyoiwaiah · 发表于 2010-3-22 21:52:21

顶一下！

wangerdang · 发表于 2010-5-25 16:55:33

对流水线的具体形式越来越模糊了理论上知道，但是具体操作还是不清晰如哪位大侠有既简单有清晰的代码 wangerdang@gmail.com 谢谢了不胜感激

心之光华 · 发表于 2010-5-26 08:29:04

如果你的组合逻辑比较复杂的话，自己不知道如何插入寄存器的话，那么这个也可以交给综合器去做，也就是RETIMING，你只需要在你需要PIPELINE的组合逻辑，前后插入几个冗余的寄存器，综合工具会根据你的需要RETIMING，将寄存器放到合适的地方。

心海的一滴泪 · 发表于 2010-5-26 11:04:01

流水线的实现不是简单靠写CODE实现的，在设计阶段的时候，就已经设计好了，要用流水线，且画出流水线图，或者写出SPEC，然后才能写CODE，如果仅仅因为时序不满足，在组合逻辑中插入触发器，这样只能减少组合逻辑延迟，也就是说减少setup的违例，但也许会导致功能上的错误。

wat__fir · 发表于 2010-5-26 11:18:53

set_multicycle_path -setup ......
compile_ultra -retime -time
reset_path ......
set_optimize_registers true ......
optimize_registers -only_attributed_designs

myhz · 发表于 2010-5-26 11:48:00

简单的说就是多级寄存器串联

azurewind · 发表于 2010-5-26 17:40:03

加寄存就可以了。

ruozhuo · 发表于 2010-5-26 18:37:03

没有什么特别的，就是把一件很复杂的事情分成几步来做，中间结果用寄存器暂存就是了

wushihai · 发表于 2010-5-26 19:33:39

要是学生加我们的QQ群吧：109935913.大家都是新手

ICSEA88 · 发表于 2010-5-26 21:47:54

加入D触发器，把路径打断。

流水线用verilog代码怎么编？

站长推荐 /1