SystemVerilog 断言及其应用

dfb211 · 发表于 2008-11-4 20:59:45

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SystemVerilog 断言及其应用

moyan0402 · 发表于 2008-11-6 21:39:02

thanks~~``

dog19put · 发表于 2008-11-6 21:43:19

提示: 作者被禁止或删除内容自动屏蔽

zjiner · 发表于 2009-4-10 08:55:20

还不错，谢谢！

zjiner · 发表于 2009-4-10 09:51:48

请教1：该文档中例2“当信号a 或者信号b 发生变化时，always_comb 块被执行" 对吗？
assert(a&&b) &&是或者的意思吗？
请教2：例3中 “在sclk(1)处，采样当a 为0，断言失败”，不对吧？
在sclk(1)处，采样a为1啊，并且从波形上看明显是assert成功啊，文档中为什么说是失败？？？

opqfeixue · 发表于 2009-9-3 21:20:01

xie xie le

down_load · 发表于 2009-9-4 14:42:02

多谢啦，谢谢楼主

zhangmanyu · 发表于 2009-10-17 14:16:15

下来看看 ……

jackiedepp · 发表于 2009-10-23 16:13:41

thanks~~``

pkulafang · 发表于 2009-10-23 21:20:22

谢谢分享～～

dog19put dog19put 当前离线积分 75 头像被屏蔽	发表于 2008-11-6 21:43:19 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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