postsim的問題！！

yaolung

在請教一下～我重作之後結果出現另一個錯誤
** Error: C:/Xilinx/verilog/src/simprims/X_RAMB16_S9.v(460): $setup( negedge ADDR[2] &&& EN:21977 ps, posedge CLK:21988 ps, 284 ps );
#    Time: 21988 ps  Iteration: 0  Instance: /map_decoder1_tb/map_decoder1_tb/\blockmem3/mem3/mem2/B5\
$setup( negedge ADDR[2] &&& EN:21977 ps, posedge CLK:21988 ps, 284 ps );這句話詳細意思是啥阿？
我是不是應該重新檢查我的timing對不對～
怎摸從錯誤訊息來檢查那個port的timingㄋ？
請各位大牛不吝賜教一下，謝謝～～

bravelu

你的一块blockram的address或enable信号建立时间不够。

yaolung

謝謝bravelu以及 一声叹息大牛，的確是我的setup time不夠，之前的錯誤是操作步驟有問題造成的@@
可是在問個後續問題，RTL level 的setup time 是在選擇device的時候就固定了，所以我是不是只有下列選擇來run 我的postsim :
1.加長我的 clk period .------不過這個方法我試了之後發現要加大好幾倍才可
                             以跑出正確結果。
2.重新選擇device---------------------------------沒試過，不知道效果大不大@@
3.跳回behavior coding的地方重新更改原先的design--------光想到我就頭大了@@
不知道還有沒有其他補救辦法ㄋ～？？？
另外在問一個問題，在ISE裡可不可以像synplify pro一樣下contraint阿？可以的話怎摸下咧@@想說用面積來換速度，這樣會不會太白爛咧@@
謝謝謝謝.......................  

bravelu

最好的解决办法还是改你的code。用constraint也许可以实现（而且过程也不简单），但是可能不稳定。