请教一个关于verilog delay的问题

boyzuo · 发表于 2008-8-29 13:45:14

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assign #10 out = in1 & in2

如果输入的脉冲宽度小于电路的延时（这个例子中是10个时间单位），那么这个脉冲不会影响输出。

比如在时间0， in1和in2都是0，在时间10, out变成1
在时间20， in1 0->1 , 但是在时间25 in1 1->0. 但是因为脉冲宽度是5，小于10，
所以输出不会变化。

这个对应电路的什么特性？有点没搞清楚

ilove314 · 发表于 2008-8-30 11:31:06

#10这种延时只是对应与仿真中使用，是不可综合，后者说综合不会报错但是无法硬件下载实现延时，硬件电路实际上只会这样执行 assign out = in1 & in2;

hzhou · 发表于 2008-9-9 14:37:10

小于器件延时的脉冲被滤除。
仿真工具同样能仿真窄脉冲通过器件的情况，即设定仿真工具的延时模式为transparent模式(与inertial模式对应）。

masaka_xlw · 发表于 2011-6-14 09:32:41

这叫物理器件在仿真模型中的惯性延时

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