在verilog中嵌套写case语句好不好

springmorn · 发表于 2010-12-30 10:29:17

本帖最后由 springmorn 于 2011-2-15 13:58 编辑

学习中。。。。。

stephua · 发表于 2010-12-30 10:32:44

顶10楼，嵌套多了跑频是个问题，

xaaa001 · 发表于 2010-12-31 11:42:16

回复 1# kaikai1981

综合肯定是没有问题的！

但是代码尽量简洁！可读性强！

xaaa001 · 发表于 2010-12-31 11:43:25

你可以定义一个中间变量来减少case的层次！

zyffpga · 发表于 2010-12-31 22:17:07

多重case导致组合逻辑成倍增加，不利于时序收敛，不如改为几个case并行

feifei879546213 · 发表于 2011-1-1 12:03:02

要想频率跑得快，不要多重嵌套。xilinx推荐的是if...else...不超过3层嵌套。case嵌套能简化成parallel最好

jianchou1989 · 发表于 2011-1-1 17:41:13

太多会影响电路频率

sdustyj · 发表于 2011-5-13 21:49:06

菜鸟学习了，随手就写都不知道还有这么多的注意事项呢。

chenjinyang · 发表于 2011-5-14 09:02:55

可以需要重点考虑延时问题了

daniel815 · 发表于 2011-5-17 22:05:37

一般比较少不太建议这么写楼里几位的建议还是挺好的

站长推荐 /2