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楼主: lambooth

CMOS带隙基准源电路设计的一个问题

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 楼主| 发表于 2008-8-7 14:00:36 | 显示全部楼层

谢谢各位大侠

谢谢各位了,现在我知道了,PNP管的模型是代工厂给定的,只要改一下M值就行,也就是多少个PNP管并联的意思,上面各位大侠都说到了,谢谢兄弟们!!!!!
发表于 2008-8-7 14:45:45 | 显示全部楼层
一般的工艺都使用的是标准pnp,直接使用model就可以,不需要面积
发表于 2008-8-7 16:33:41 | 显示全部楼层


原帖由 lambooth 于 2008-7-5 11:31 发表
在CMOS带隙基准源电路设计中 PNP管的面积应该设为多少,在CADENCE下怎么设置,是不是要带上数量级,怎么设啊,高手请支招吧



这个倒不是特别重要,它跟你想留过collector的电流多少有关,也会对Is产生一定的影响.
一般CMOS工艺下,都会提供几个指定面积的PNP(P衬底工艺),比如5*5,10*10,20*20等,作为BGR应该都能满足
发表于 2008-8-7 20:36:15 | 显示全部楼层
Foundry provides standard model, size and layout PNP  for BGR.
发表于 2008-8-8 11:41:13 | 显示全部楼层


原帖由 refugee 于 2008-8-7 16:33 发表


这个倒不是特别重要,它跟你想留过collector的电流多少有关,也会对Is产生一定的影响.
一般CMOS工艺下,都会提供几个指定面积的PNP(P衬底工艺),比如5*5,10*10,20*20等,作为BGR应该都能满足



是的,只要设定m的值,也就是几个pnp管并联就好,一般会指定一下他的状态,在saturation下
发表于 2008-8-24 18:59:24 | 显示全部楼层
不清楚LZ是用于什么的
好像实际设计中,直接用代工厂提供的model就OK了吧?~
发表于 2008-8-24 19:22:14 | 显示全部楼层
好的,长知识了
发表于 2008-8-25 17:50:39 | 显示全部楼层
模型里都会提供几种不同面积的pnp的(比如5*5或者10*10),看自己的需要来选择了.
发表于 2008-8-26 00:08:44 | 显示全部楼层
我也赞楼主,都没把这当作问题想过,呵呵,我用过的工艺的PNP好像都是固定的,有两三个面积可以选的样子,面积不同结果也是不一样的。看来我得好好想想这问题,哈哈
发表于 2008-11-7 10:38:16 | 显示全部楼层


原帖由 stoneduan 于 2008-7-10 23:55 发表


不是area 是multi


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