CMOS带隙基准源电路设计的一个问题

lambooth · 发表于 2008-8-7 14:00:36

谢谢各位了，现在我知道了，PNP管的模型是代工厂给定的，只要改一下M值就行，也就是多少个PNP管并联的意思，上面各位大侠都说到了，谢谢兄弟们！！！！！

soldierxfm · 发表于 2008-8-7 14:45:45

一般的工艺都使用的是标准pnp，直接使用model就可以，不需要面积

refugee · 发表于 2008-8-7 16:33:41

原帖由 lambooth 于 2008-7-5 11:31 发表

 登录/注册后可看大图

在CMOS带隙基准源电路设计中 PNP管的面积应该设为多少，在CADENCE下怎么设置，是不是要带上数量级，怎么设啊，高手请支招吧

这个倒不是特别重要,它跟你想留过collector的电流多少有关,也会对Is产生一定的影响.
一般CMOS工艺下,都会提供几个指定面积的PNP(P衬底工艺),比如5*5,10*10,20*20等,作为BGR应该都能满足

astone · 发表于 2008-8-7 20:36:15

Foundry provides standard model, size and layout PNP for BGR.

izhu2008 · 发表于 2008-8-8 11:41:13

原帖由 refugee 于 2008-8-7 16:33 发表

 登录/注册后可看大图

这个倒不是特别重要,它跟你想留过collector的电流多少有关,也会对Is产生一定的影响.
一般CMOS工艺下,都会提供几个指定面积的PNP(P衬底工艺),比如5*5,10*10,20*20等,作为BGR应该都能满足

是的，只要设定m的值，也就是几个pnp管并联就好，一般会指定一下他的状态，在saturation下