CMOS带隙基准源电路设计的一个问题

lambooth · 发表于 2008-7-5 11:31:12

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在CMOS带隙基准源电路设计中 PNP管的面积应该设为多少，在CADENCE下怎么设置，是不是要带上数量级，怎么设啊，高手请支招吧

fengluan · 发表于 2008-7-8 13:18:14

一般的工艺都使用的是标准pnp，直接使用model就可以，不需要面积

hzfeiyun · 发表于 2008-7-8 14:39:17

原帖由 fengluan 于 2008-7-8 13:18 发表

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一般的工艺都使用的是标准pnp，直接使用model就可以，不需要面积

实际CMOS工艺中由于PNP是寄生的器件，所以FAB厂提供的MODEL里只有固定尺寸的PNP，不需要指定面积

tgaayd · 发表于 2008-7-8 14:44:14

原帖由 lambooth 于 2008-7-5 11:31 发表

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在CMOS带隙基准源电路设计中 PNP管的面积应该设为多少，在CADENCE下怎么设置，是不是要带上数量级，怎么设啊，高手请支招吧

版图都是固定的直接调用吧

lynn.mac · 发表于 2008-7-9 12:36:50

赞楼主~~~赞楼主~~~

lynn.mac · 发表于 2008-7-9 12:40:22

赞楼主~~~

stoneduan · 发表于 2008-7-10 23:55:00

原帖由 amazehe 于 2008-7-9 14:16 发表

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楼上几位说得似乎不太准确，cadence中三极管面积一项代表的是这个三极管由几个基本单元组成的，而这些基本单元的面积是由foundry提供的，只需要填写正确的模型名就行了。如“area”一项设置为8，那么相当于有8个三极 ...

不是area 是multi

wdgch · 发表于 2008-7-11 09:55:48

正确的解释

semico_ljj · 发表于 2008-7-11 13:25:19

设计实际仿真看一下

imefox · 发表于 2008-7-11 14:42:28

长知识了

原帖由 hzfeiyun 于 2008-7-8 14:39 发表

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实际CMOS工艺中由于PNP是寄生的器件，所以FAB厂提供的MODEL里只有固定尺寸的PNP，不需要指定面积

CMOS带隙基准源电路设计的一个问题

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