请问速度不够是什么原因啊？

palladium · 发表于 2003-11-5 17:50:57

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用的XC3000 -4系列。代码有三大部分，下载成功。
因为考虑面积，其中两个代码重新写了，但接口没变。另一个模块则
没作任何改动。现在的现象是改动的模块单独综合
布线，速度完全没问题，其中最低时钟可以达到18M。
但和先前模块一起综合布线，该时钟能达到的速度却下降特别多，只有
4M的样子了。就面积而言，改动部分大概占了
全部的2/3的样子。需要说明的是，模块间数据都是寄存输出的。
我想线延迟不会这么大吧？而所有高倍钟的速度也没问题的。
请问是什么原因呢？急盼大虾们指点迷津。

jackzhang · 发表于 2003-11-5 17:56:44

问题应该是出自你改动的逻辑内部吧,因为为了节省面积,所以做了改动,一般情况下面积与速度是矛盾的

palladium · 发表于 2003-11-5 19:25:33

但单独综合是没问题的。

一声叹息 · 发表于 2003-11-5 20:38:25

我建议你还是先看一下关键路径的时延。看一下路径延时和逻辑延时。

liuiang · 发表于 2003-11-5 23:19:27

改变约束条件试一下。。。

jackzhang · 发表于 2003-11-6 00:00:43

如果是同步设计，从p&r之后给出的twr文件中可以看到关键路径的延迟，如果是这个问题，可修改一下逻辑。

lizhen7799 · 发表于 2003-11-6 16:46:05

不知你的设计模块修改后，你的利用资源怎么样，可能是你冗余逻辑太多，限制信号的传输！

洋洋 · 发表于 2003-11-6 19:51:00

是不是你的逻辑单元用的差不多了，看看路径啦，

palladium · 发表于 2003-11-7 09:51:35

没有啊，模块修改后面积少了的。我启动时序分析，
里面的内容和步线后的简易报告有出入，我在里面没有看到
我说的253ns的路径。我给的约束是125ns。按理没有达到的话，
在时序分析里应该有的吧？我居然看到是clk72（我说的最慢的钟）没有
timing的错误，最小周期为47ns，那我该信哪个呢？

洋洋 · 发表于 2003-11-7 13:34:27

把程序贴出来，大家看看

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