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请教 : 用时钟信号实现复位信号?

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发表于 2008-5-31 10:45:15 | 显示全部楼层 |阅读模式

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如下图,输入只有时钟信号i_sclk,如果要用时钟信号实现复位信号i_rst_n,能否实现?有什么办法实现?
谢谢!
aa.JPG
发表于 2008-5-31 22:09:44 | 显示全部楼层

my way

module myway(i_sclk,i_rst_n );
input i_sclk;
output i_rst_n;
reg [7:0] counter;
always @(posedge i_sclk)
if (counter==128) counter=128;
else counter=counter+1;
assign i_rst_n = (counter==128)?1:0;
endmodule
 楼主| 发表于 2008-6-16 19:23:31 | 显示全部楼层
这样的话counter没有置位信号啊?
发表于 2008-6-17 08:15:55 | 显示全部楼层
initialize the counter in the declaration by using
"reg [7:0] counter=8'b0;"
发表于 2008-6-17 09:25:40 | 显示全部楼层
理论上这样做应该是可以的,但因为你的counter本身没有在一开始复位,所以counter在一开始的状态是不能确定的,所以你的“i_rst_n”信号产生的时间是没有办法确定的!!!
发表于 2008-6-17 13:19:44 | 显示全部楼层
如果你用FPGA/CPLD,应该是没有问题的,因为初始上电时所用的存储单元都被初始化为0
发表于 2008-6-17 20:22:06 | 显示全部楼层
xuexi
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