verilog乘法器和除法器

liuyuanxinxi · 发表于 2010-11-30 15:47:15

回复 5# lordprotector

   谢谢  先看看

mock_19 · 发表于 2010-12-1 10:29:33

觉得不可能。
Synplify中没有时延信息，有也只是估计的。
真正的性能都是要用A或X公司的软件做过布局布线后才能简单测试的。如果一拍可以实现300Mhz的乘除法，FPGA中的硬Core就不需要了。
而且目前应该没有除法的硬Core，只有乘法的硬Core。FPGA内还是少用除法的好

liqz · 发表于 2010-12-1 10:49:27

学习…………

ideologist82 · 发表于 2010-12-1 19:48:10

回复 1# lordprotector

不可能的。XILINX V5的DSP48E25×18一拍之内都达不到300M，32×32的怎么可能一拍出结果还可以到300M。

akencgs · 发表于 2010-12-29 17:34:26

新建文件夹？

antilope · 发表于 2010-12-29 20:15:43

看看怎么实现的

qp314 · 发表于 2011-2-10 10:38:50

多级加法器，面积换速度啊，新手学思想，呵呵~

zjun667 · 发表于 2011-2-23 09:10:41

回复 20# yangliang1110
怎么样啊？？？

liurh123 · 发表于 2011-2-24 22:23:32

下下来看看

skle · 发表于 2011-2-24 22:46:05

下来看看

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