时序问题

hermit2008

fpga功能：将输入的两组数据存储在内部的寄存器组A,B中，之后将A，B异或后赋值给C寄存器组
（A,B,C均为8bits*16的寄存器组），然后将C中的数据读出。在上述处理过程中，测试几个，几十个数据
没有问题，但是，当测试几十K或几百K的数据时就会有部分8bits*16的数据错误，可能一组或几组。
    我的时序控制是由计数器计数产生的，计数时钟是主时钟2分频后的时钟分频部分用状态机产生.
计数部分:
([email=always@(posedge]always@(posedge[/email] clk2)//clk2为2分频后的时钟，此部分可能不是很好，只是为了说明问题;
begin
if(counter<=8'd100)
begin
counter<=counter+1;
end
else
begin
counter<=8'h00;
end
end
执行部分:
[email=always@(posedge]always@(posedge[/email] clk)//系统的输入时钟;
begin
if(counter==8'd2)
  C<=A^B;
end
///////
[email=always@(posedge]always@(posedge[/email] clk)//其它运算部分的操作,上面的叙述只是一个简要举例说明,实际还有其它操作;
begin
if(counter==8'd4)
  ...;
end  
...   
整个文件中绝大部分数据处理正确,但有部分不正确,请问高手是不是我的时序控制上有问题,该怎么办?
请指点！谢谢！

winfire

能看一下你的2分频是怎么做的么？可能问题会在那里找到。

angelojiang

找到错误的地方debug 一下呢

hermit2008

//*****产生系统所需的时钟信号，用状态机的方式产生了2、4分频时钟；*****//
module clk_gen(
clk,
reset,
clkn,
clk2,
clk4
);
input clk,reset;
output clkn,clk2,clk4;
wire clk,reset;

reg clk2,clk4;
reg[3:0] state;

parameter S1=4'b0001,
    S2=4'b0010,
    S3=4'b0100,
    S4=4'b1000,
    idle=4'b0000;   
     
assign clkn=clk;

[email=always@(posedge]always@(posedge[/email] clk or negedge reset)
begin
  if(!reset)
   begin
   clk2<=0;
   clk4<=0;
   state<=idle;
   end
  else
   begin
   case(state)
   S1:
    begin
    clk2<=~clk2;
    state<=S2;
    end
   S2:
    begin
    clk2<=~clk2;
    clk4<=~clk4;
    state<=S3;
    end
   S3:
    begin
    clk2<=~clk2;
    state<=S4;
    end
   S4:
    begin
    clk2<=~clk2;
    clk4<=~clk4;
    state<=S1;
    end
   idle:
    begin
    state<=S1;
    end
   default:state<=idle;
   endcase
   end
end
endmodule

hermit2008

分频代码，请多多指教！

wangque1020

既然用了状态机，为什么要用2分频呢，直接用这个状态机产生的一根控制信号来控制这个模块的使能不就可以了。可能2分频存在时钟漂移呢，

clarkkevin

用二分频后后的信号作为clk的enable。
所有的clk都用系统时钟，这是最基本的。
always @(posedge clk or posedge rst)
begin
  if (rst)
div2<=0;
else
  div2<=~div2;
end

always @(posege clk or posedge rst)
begin
if (rst)
counter<=8'b00;
else if(div2)
begin
  if (counter<8'h100)
  counter<=counter+1;
else
counter<=0;
end