Can't resolve multiple constant drivers

dsj11521

大家好，我想请教一个问题，我在用Quartus II 仿真一个时钟程序的时候出现了一个问题，“Can't resolve multiple constant drivers  for net ....“ 请问这个是什么问题呢？但是用Modelsim仿真的时候就没有这个问题。请问一下这个程序有什么问题呢？ 谢谢大家了 ，下面是我的一部分程序。
always @(negedge clk_1Hz)

if (!rst)

begin

sec<=0; min<=0; hour<=0; //初始化

end

else begin

if(sec==8'h59)

begin


sec<=0;

clk_min<=1;

end

else begin

if (sec[3:0]==4'b1001)

begin sec[3:0]<=0; sec[7:4]<=sec[7:4]+1;end

else sec[3:0]<=sec[3:0]+1; clk_min<=0;

end

end

decode47 M0(sec[3:0],a0,b0,c0,d0,e0,f0,g0);
decode47 M1(sec[7:4],a1,b1,c1,d1,e1,f1,g1);


/* minute*/
always @(posedge clk_min )

if(min==8'h59)

begin min<=0; clk_hour<=1;end

else begin

if (min[3:0]==4'b1001)

begin min[3:0]<=0; min[7:4]<=min[7:4]+1;end

else min[3:0]<=min[3:0]+1; clk_hour<=0;

end

decode47 M2(min[3:0],a2,b2,c2,d2,e2,f2,g2);
decode47 M3(min[7:4],a3,b3,c3,d3,e3,f3,g3);

/*hour*/
always @(posedge clk_hour )

if(hour==8'h23) hour<=0;

else if (hour[3:0]==9)

begin hour[7:4]<=hour[7:4]+1; hour[3:0]<=0; end

else hour[3:0]<=hour[3:0]+1;




decode47 M4(hour[3:0],a4,b4,c4,d4,e4,f4,g4);
decode47 M5(hour[7:4],a5,b5,c5,d5,e5,f5,g5);

dsj11521

但是同样得程序在Modelsim 中仿真的时候就没有出现这个问题
请问我是为什么呢？
如果修改的话，怎么修改呢？

karnizhu

“信号不能在多个并发进程中赋值”这是个代码的可综合方面的要求，也就是说一般综合工具会对此报错的，但从仿真角度上说是没有问题的，除非多个赋值造成冲突导致仿真无法继续，modelsim是纯粹的仿真工具，它不会关心代码是否可综合；据我所知，采用波形输入在quartus下进行时序仿真是需要先综合的，这样工具就会检查代码在可综合性方面的问题，因此会报你上述错误．只要将复位操作分开到每个寄存器描述进程中表达就行了．

dsj11521

谢谢了 ！

原帖由 karnizhu 于 2008-5-20 20:42 发表

                               
登录/注册后可看大图

“信号不能在多个并发进程中赋值”这是个代码的可综合方面的要求，也就是说一般综合工具会对此报错的，但从仿真角度上说是没有问题的，除非多个赋值造成冲突导致仿真无法继续，modelsim是纯粹的仿真工具，它不会关心 ...

rfvns

Looks like there is a problem:

min & hour are driven by more than 1 processes:

1) always @(negedge clk_1Hz)
   if (!rst) begin
      sec<=0; min<=0; hour<=0; //初始化
   end ...
2) always @(posedge clk_min )
   if(min==8'h59) begin
   min<=0; clk_hour<=1;end...
3) always @(posedge clk_hour )
   if(hour==8'h23) hour<=0; ...

This is not allowed. To fix use one single process.

shiy-2008

谢谢了，很好

shiy-2008

这个我以前也做过

dsj11521

Thank you

原帖由 rfvns 于 2008-6-1 01:53 发表

                               
登录/注册后可看大图

Looks like there is a problem:

min & hour are driven by more than 1 processes:

1) always @(negedge clk_1Hz)
   if (!rst) begin
      sec

huazai1984

学习了。

160026

这个问题我最近也遇到，，它我让我知道在并行语句汇中不能对同一信号进行赋值，原来是可综合的要求。。。又学了点东西