搞IC的话，用VERILOG入门好吗？

appa · 发表于 2008-6-22 23:05:35

positive~~~~

jokeshe · 发表于 2008-12-26 13:41:26

VERILOG入手快...VHDL太麻烦。

lkbinbin · 发表于 2008-12-26 18:02:29

我就是用verilog的，我觉得它比vhdl好

wat__fir · 发表于 2008-12-27 21:27:11

当然可以了
不过verilog只是一种语言，只是数字ic中很小的一部分，用来入门是很好的了，但千万不要沉迷其中
个人以为，ic设计从spec定义到layout是一个整体的过程，每一部分都应该有所了解，只不过侧重点不同而已

ljifbi · 发表于 2008-12-27 21:35:09

verilog是门工具而已，IC设计，数字电路那些基本原理才是最需要的，我个人体会，现在用VERILOG的多于VHDL，verilog是趋势。

huajl8443 · 发表于 2008-12-28 00:34:42

ding ding ding

lightship · 发表于 2008-12-29 21:42:31

如果做IC需要把数字逻辑和VLSI电路基础。因为verilog HDL是硬件描述语言，也就是通过verilog 把你想好的电路描述出来。
在学习verilog时，在熟悉基本语法后，重点一定要放在各种逻辑电路如何描述上面，而不是如何用veirlog语句“凑”出功能。

个人见解，如有不妥，欢迎指正。

flysheng · 发表于 2008-12-29 21:47:52

verilog!

windfly · 发表于 2008-12-31 13:05:42

VLSI入门最基本还是体系结构和集成电路基础知识，verilog只不过是一个工具语言而已

hzhou · 发表于 2009-1-4 15:30:32

HDL语言只是基础，先掌握了.

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