关于DC综合后生成网表文件的保存格式的问题

hbbdlx · 发表于 2012-5-16 17:23:25

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write -format ddc -hierarchy -output ../mapped_scan/test.ddc
write -format verilog -hierarchy -output ../mapped/test_syn.v
这两句话，生成是不是都是网表文件？有什么区别？PT读入哪个文件进行分析？求解呀~~

AveryYoung · 发表于 2012-5-16 18:32:28

回复 1# hbbdlx

用第二个的读入pt，不过dc后做pt的时序分析不准，一般是用APR后的读入pt

hbbdlx · 发表于 2012-5-16 20:27:22

回复 2# AveryYoung

哦谢谢啊~ 不是APR之前也先分析一下吗？您知不知道保存成这两种格式有什么区别吗？

AveryYoung · 发表于 2012-5-16 21:43:10

回复 3# hbbdlx
在apr之前的仿真可以就仿一个网表的，至于ddc。我倒是没用过，不过dc在读入文件的时候，ddc的读入速度比v文件的速度快，所以在做bottom_up的编译时，可以用ddc的方式；

hbbdlx · 发表于 2012-5-17 09:17:39

回复 4# AveryYoung

嗯知道了谢谢啊~

easelive · 发表于 2012-9-27 13:35:19

学习了，谢谢

zfx253 · 发表于 2012-9-27 13:51:25

ddc保存更丰富的信息，包括sdc timing和部分变量，类似pt中保存的session

孤月飞星 · 发表于 2012-9-27 16:32:50

我想问一下如果是做buttom_up综合，是不是把先综合的ddc加到link_library里，然后进行顶层的综合？

zfx253 · 发表于 2012-9-27 16:59:48

回复 8# 孤月飞星

不是link lib，lib设置不用变，跟用sub_module的netlist一样
只不过是把命令换成read_ddc

孤月飞星 · 发表于 2012-9-27 17:15:10

哦明白了他这相当于还是直接调用，不会再对他进行综合了吧

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