12bit SAR ADC前仿ENOB只有10

来丶猫猫

学生初学ADC，老师便让我尝试做一个SARADC试试。

CDAC采用VCM_based结构，上极板采样，采样开关采用bootstrap，电容驱动开关采用传输门。全局时钟为10MHz，采样电路在400KHz的采样频率下，输入信号频率为（1331/4096）*400KHz，能达到13.8的有效位数，所以我没把重心放在调节采样电路这块。


比较器采用传统预放大器级联latch电路实现，sar logic目前还是采用传统的同步时序逻辑，先比较后置位。


最开始没有加入冗余项，甚至尝试过分段电容，毕竟十二位的电容阵列算下来不小，但仿真结果都不尽人意，有效位数均在10bits附近，一开始以为是比较器的噪声影响，更换为理想比较器也没有改善。


目前采用的是非二进制冗余项，插入3位。

                               
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目前所有开关，比较器均为理想元件，激励源为理想，采样电路仍然采用栅压自举电路，但仿真结果仍然没有改善，仅仅采样电路部分有效位数提升。
尝试降低采样频率和信号频率也没有明显的改善


（实际电路下仿真也是出现这种有规律的谐波成分）
由于实在无法弄清楚到底哪部分电路出现问题，故在论坛请求各位大神指导，学生基础薄弱，希望各位不吝赐教。

还是说电路没有添加校准电路导致的？但我觉得这个性能指标下应该不需要额外添加校准电路吧？只是学生的猜测

i0977454522

thanks

张蟀帅

大哥，改好了吗？我也想问一下，我现在做的一个12bit SAR/SS ADC，采样率100K，采样128个点，fin=100K*13/128，跑了一下最后结果只有10.8bit

爱咋咋come

   

来丶猫猫 发表于 2025-2-28 10:09
优化了一下CDAC结构，目前测出来整体有效位数能达到11.2bit，snr 69dB, SFDR达到80dB的样子，采样电路部分 ...

大佬现在优化的怎么样了呢

爱咋咋come

   

BluseZ 发表于 2025-5-20 16:28
是的老哥，我目前采样开关，差分，采样相下ENOB=7.6bit，保持相ENOB=14bit，但是不知道如何去提高采样相 ...

采样相的ENOB里边，已经用了差分结构，沟道电荷注入可以忽略一点；时钟馈通也不好搞，因为减小尺寸，RON会增加，增大采样电容，三次谐波会增大；自举电容增大，得看带宽是否能够容忍；还有一个是衬偏效应，VTH的非线性，得用DNW的MOS管。

20231725

这么慢的采样速率加冗余的意义是什么

爱咋咋come

   

BluseZ 发表于 2025-5-21 08:29
确实是尺寸 我又把尺寸加大了 现在确实有改善，但是不多，自举电容的话 我已经给到1pF了。 ...

尺寸增加的话，寄生电容Cp也会增大；要不来一手dummy switch，消除Cds带来的非线性

BluseZ

   

爱咋咋come 发表于 2025-5-20 21:54
或者是不是因为自举电容取的不够大？

确实是尺寸 我又把尺寸加大了 现在确实有改善，但是不多，自举电容的话 我已经给到1pF了。

爱咋咋come

   

BluseZ 发表于 2025-5-20 17:00
15u/0.35u，感觉好像也不是很小了，我尝试过将采样管（NMOS）的尺寸调为30u/0.35u，采样相的ENOB结果还是 ...

或者是不是因为自举电容取的不够大？

爱咋咋come

   

BluseZ 发表于 2025-5-20 17:00
15u/0.35u，感觉好像也不是很小了，我尝试过将采样管（NMOS）的尺寸调为30u/0.35u，采样相的ENOB结果还是 ...

emmmmmm，想不出来了；要不搞一手dummy switch?