LDO 设计讨论

limaoze39520

我是新手，正在设计一款LDO。设计要求如下：Vin 0~5V
Vout=3.3v (希望Vout在输入电压Vin小于3.3V时能够跟随Vin变化)
Iload max=100mA
Cout(希望在一个比较宽的范围里，0.2u~5u) Resr很小可忽略不计
dropout voltage=200mV
PSR 在全负载电流范围，-60dB@100kHz  -40dB@1M
line regulation +/-40mV@100mA
LoadRegulation +/-50mV@0mA--->100mA
输出精度+/-5%

我已经做了一款，感觉面积有些大，psr有些勉强，输出电容最小值未达到目标。

请有经验的大神给评评，这个要求算啥难度呢？感觉市面上这根本不算啥呀，可是找文章做设计的时候却很难找到适合的。

我看过了很多文章，感觉可用的太少了。可能是我对一些文章的理解不到位吧，还请大侠们分享下可靠的设计文章。

chf1

   

pingpang0705 发表于 2020-7-28 09:48
嗯，后面做出来了。

求问一下什么结构能cover30uA-100mA呀

i0977454522

thansk

白山茶

没有功耗要求怎么确定的支路电流大小呢？

acocacol

看起来要求还好吧，psrr看看是哪个频率区间不达标再说

pingpang0705

   

a10100903 发表于 2016-6-18 16:35
回复 7# pingpang0705

提高环路的低频增益就可以改善低频的PSRR

阿圆

请问在电压在vin<3.3V是怎么做到LDO跟随输出的呢？

elovu5256

   

Kevin_Yang 发表于 2020-8-28 10:21
这个结构，EA应该是一个单级运放，和MP2 MN6的第二级，加上功率NMOS输出级，稳定性是通过C1 R1 R2 MP4的 ...

我对跟随零点不是很理解，可以详细解释一下吗，谢谢

Kevin_Yang

   

elovu5256 发表于 2020-8-28 00:16
大神可以帮忙分析一下下面这个LDO的环路吗，谢谢啦，这个LDO输出还会挂1uF电容。

这个结构，EA应该是一个单级运放，和MP2 MN6的第二级，加上功率NMOS输出级，稳定性是通过C1 R1 R2 MP4的负载跟随动态miller补偿实现的, 以上是基本结构；这个电路比较巧妙的地方是 MP1 MN1 MN2 MP3构成的一个并行第二级通路，作用大概有二：第一 通过MP3的 source follow降低原第二级的输出阻抗；第二 是通过MN7当输出电压上跳变时给一个快速放电通道，防止输出电压上升太高；
稳定性，light load时，vload反应的跟随零点电阻较大，零点较低，此时输出级 EA输出级和这个较低零点保证稳定性；heavy load时，输出级极点推出较远，Vload反应的跟随零点电阻较小，产生的零点也较远，此时希望EA的输出极点为主极点并且带宽内就EA这么一个极点，NMOS的gate极点被miller效应推出较远，在light load到heavy load过程中，找出 worst case，修调跟谁零点电阻Mp4 R2 和 R1即可；
也只是简单分析一下，当个参考即可。

elovu5256

   

Kevin_Yang 发表于 2016-1-6 17:43
很不错，这个LDO的PSR有些挑战，其他的还好

大神可以帮忙分析一下下面这个LDO的环路吗，谢谢啦，这个LDO输出还会挂1uF电容。