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xiadafang

由于没有高稳定低相噪的时钟源，采样时钟是用FPGA产生的，其频谱如下：



模拟输入进入单端转差分电路前加了个低通滤波器（自己做的个简易LC Filter），信号如下：



测得的结果如下：


相比加滤波器前，SFDR有10几dB的改进，SNR及SNDR都有改善。但目前还是离理想的结果很远~

请问大家：
1、我的输入信号达到了去评估该ADC（12bit、65MSPS ）的要求没有。没有差分探头，我也没去看变压器（差分运放）输出波形
2、时钟谐波好多，它对动态性能评估有多大影响，我想把SFDR测到80，ENOB测到11bit，这个时钟信号不能达到要求吧

希望大家基于以上情况给点建议~谢谢上次fuyibin 和lonerinuestc两位大神的建议,再次感谢他俩！

xiadafang

回复 25# skymid


   苦逼啊，示波器带宽不够，看到的都是正弦波！

skymid

回复 23# xiadafang


   是的，即使我们测试低速的SARADC，时钟也不会用FPGA来提供，时钟的驱动能力也是需要考虑的，不过这个从示波器上就能看出来。

xiadafang

回复 20# adcer


   现在进展怎么样了，有机会交流下啊~

xiadafang

   

回复  xiadafang

FPGA上的时钟不是很好啊，给数字电路和给高精度ADC的要求当然不一样啦，我一般是先用信 ...
skymid 发表于 2014-5-22 08:58

                               
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   原来FPGA门驱动电路抖动有十几甚至几十ps，用它做采样严重影响SNR

xiadafang

回复 20# adcer


   求交流啊，你的QQ号多少

lonerinuestc

   

回复  lonerinuestc


   两台信号源倒没问题，那测试的连接方法是什么呢？是不是时钟和输入信号分别从 ...
adcer 发表于 2014-5-23 13:19

                               
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    连接方法肯定是这样的。至于balun的话，你得注意下他的频带是否合适，还有就是比例（1:1或者1:2）以便正确的阻抗匹配

adcer

回复 19# lonerinuestc


   两台信号源倒没问题，那测试的连接方法是什么呢？是不是时钟和输入信号分别从两台信号源的前面板rfout出，输入信号经过filter和balun到板子上，这样对吗？我这里的balun是minicircuits的ZMSCJ-2-1，filter是minicircuits的VLFX-80，请帮我看看这些器材是否合适？谢谢lone了

lonerinuestc

   

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   lone侠，我现在用e8267d测试一个14bit 20M adc，时钟用的e8267d的前面板rf输出 ...
adcer 发表于 2014-5-23 11:30

                               
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我所知道的的最好的信号源肯定是R&S SMA100A，但是8267D已经非常好了，用来测16位都没有问题，当然需要选配low phase noise选项。背板IQ没用过，我们平常测试是用两台信号源（测two-tone用3台）。你试试用前面RF输出作信号，后板做时钟呢

adcer

回复 13# lonerinuestc


   lone侠，我现在用e8267d测试一个14bit 20M adc，时钟用的e8267d的前面板rf输出，输入信号用的e8267d背部iq差分信号直接灌，未加filter，但e8267d的iq设置里有个40M低通模式，开启后sndr到62，开启前到59，此外还试过用iq信号的其中一根接低通滤波再接balun给adc，效果很差，sndr才50不到，因为手上只有一个滤波，无法给两根差分信号同时滤，请问这种情况该怎么改进？
另外，e8267d适合测12bit级以上ADC吗？谢谢