synopsys vcs求助

bruce384 · 发表于 2014-5-17 22:05:44

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用synopsys vcs软件对工程进行仿真，第一次用这个软件，vcs指令能编译文件夹下的verilog文件，如果工程有很多文件，包括verilog,sv,vhdl文件，能不能有方便的指令，不用vcs+一堆文件名的形式去编译

keenforce001 · 发表于 2015-9-15 15:51:28

谢谢提问分享

liuxr · 发表于 2015-2-21 01:06:03

这个比较常用，编译路径不一定在makefile的路径下

liuxr · 发表于 2015-2-21 01:05:11

makefile zhiling -f zhilinglaiyuandilujing/Makefile

ia2ptk · 发表于 2015-2-19 17:22:07

不能用-f 么？

shinrazi · 发表于 2015-2-17 14:09:48

谢谢分享

mangotango · 发表于 2014-9-1 06:48:34

great post

wangdong724400 · 发表于 2014-8-31 18:47:39

vcsx 可以编译vhdL

ra3d · 发表于 2014-8-16 23:08:56

谢谢楼主！

bambucha2007 · 发表于 2014-6-3 22:09:18

tool enthusiastic

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