synopsys vcs求助

bruce384 · 发表于 2014-5-17 22:05:44

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用synopsys vcs软件对工程进行仿真，第一次用这个软件，vcs指令能编译文件夹下的verilog文件，如果工程有很多文件，包括verilog,sv,vhdl文件，能不能有方便的指令，不用vcs+一堆文件名的形式去编译

qw342333 · 发表于 2014-5-18 00:47:57

可以通过makefile或者其他脚本管理起来，这个想省事就得规划好仿真脚本

bruce384 · 发表于 2014-5-18 08:33:48

回复 2# qw342333

楼上有没有这类规划的参考

grow · 发表于 2014-5-24 08:44:33

vcs不能仿真vhdl吧

bruce384 · 发表于 2014-5-30 13:33:25

回复 4# grow
vcs_mx可以

bambucha2007 · 发表于 2014-6-3 22:09:18

tool enthusiastic

ra3d · 发表于 2014-8-16 23:08:56

谢谢楼主！

wangdong724400 · 发表于 2014-8-31 18:47:39

vcsx 可以编译vhdL

mangotango · 发表于 2014-9-1 06:48:34

great post

shinrazi · 发表于 2015-2-17 14:09:48

谢谢分享

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