FPGA 求助

down_load · 发表于 2011-8-15 10:39:02

各位大虾，现在有一个设计，原来是用xilinx FPGA 来验证，现在要改为用Altera FPGA来验证
问题是现在经synplify综合后出来的netlist非常小，很多模块都被搞掉了
正常情况，netlist应该有几十M, 现在只有100多K
哪位大虾帮忙分析下原因，非常感谢

gangersun · 发表于 2011-8-29 09:23:18

能不能告诉是怎么解决的呢？

down_load · 发表于 2011-8-19 09:02:57

问题解决，谢谢

gongyue1000 · 发表于 2011-8-18 16:02:35

把源代码在Quartus里进行编译

snowinmoon · 发表于 2011-8-18 15:10:22

你不是把xilinx的代码文件直接复制到了altera的文件夹下了吧？？还有看看是不是把altera综合工具下的选项都给去掉了

xiaocanmeng · 发表于 2011-8-17 00:54:41

回复 11# down_load

贴个report看看。

登录/注册后可看大图

down_load · 发表于 2011-8-16 18:49:58

回复 down_load

是啊，要不怎
么解决
demonsolar 发表于 2011-8-16 18:01

登录/注册后可看大图

那宁可不解决

demonsolar · 发表于 2011-8-16 18:01:40

回复 9# down_load

是啊，要不怎
么解决

down_load · 发表于 2011-8-16 16:28:22

贴出代码，
demonsolar 发表于 2011-8-16 16:17

登录/注册后可看大图

若干M的代码呢，贴出来？

demonsolar · 发表于 2011-8-16 16:17:53

贴出代码，

down_load · 发表于 2011-8-16 16:05:52

lint过，xilinx 综合后的gate level看过，altera 综合后gate level也看过
还是不明原因

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