关于RTL中Feedthroughs的问题

追天鹅的青蛙

最近在看《Principles of VLSI RTL Design》，书中提到一种 Feedthoughs 现象，是不是翻译成 馈通，它的解释是  3个触发器移位触发器，
A-B-C，如果在一个clock周期内，A直接到C，就是feedthouhs。

其中，它提到一个例子，

always @(posedge clk)
q1<=d;

always @(posedge clk_div)
q2<=q1;


always @(posedge clk)
clk_div<=~clk_div;

这种情况下，有可能d直接到q2，发生feedthougs现象。如果将clk_div改为阻塞赋值，就不会发生feedthoughs现象。

可是我将这里个代码综合后结果一样，有谁帮我解释下 到底feedthoughs是什么，对RTL设计有什么影响。

                               
登录/注册后可看大图

Tsengsink

驻足

Love24

模块级的feedthrough无所谓，DC综合时，只有从顶层input port到output port之间的直连（组合逻辑）才会被认定为feedthrough，显然，正常芯片不该有这样的路径。模块级的feedthrough，在与其他模块互连时，只要整个路径上存在触发器，从顶层看，这就不再是一条feedthrough。feedthrough路径容易引起时序违例，考虑一个feedthrough路径，如果input/output delay均为50% cycle，那么这条路径绝对会有违例，解决办法就是插触发器，让feedthrought消失。

s37909

分析的很到位，谢谢了

wisdomjoyce

markmark

jium007

回复 21# hover99


   

bingo~~~

hover99

综合工具会忽略掉所有delay，而且从综合到最终的物理实现，中间差了N个步骤。综合之后的电路本来就不能work！！！
因为时钟传播也是要花时间的，所以即便是同一个时钟到达不同寄存器的时钟端的时间也是不同的，所以需要工具来balance时钟树，使得时钟到达每个寄存器的时间的最大误差在允许范围内，所有同源时钟被认为属于同一个时钟网络，只不过时许电路会切断network的传播，所有指定分频时钟的时钟源。所以，在你看来无比困扰的feedthrough，在物理实现时根本就不是问题。
所以，不管有没有分频时钟，物理实现的时候都会在时钟树上加buffer，为了满足setup和hold time的要求（以满足hold time为主），数据通路上也会相应的插入大量的buffer。
有些人基本不了解电路知识，不知道什么是物理实现（以为综合之后就是最终电路），所以会在这个问题上不断纠结。前面有很多人都给出了解决办法，相信这个问题已经解释的相当清楚了，如果还是不理解，自己看书！

xiaocanmeng

回复 18# jackertja
你怎么保证和综合出来的一致。
还是别讨论了。没啥意思啦。

追天鹅的青蛙

我问的问题是，书上的例子说使用非阻塞会出问题，使用阻塞赋值就能解决，但是我综合后结果一样，完全没有解决馈通现象

jackertja

回复 17# xiaocanmeng


    clk_div就不加delay了，时钟再加delay会造成更多的问题。