DC做完STA，slack大于0，可是综合后仿真不对

microsofthard · 发表于 2010-12-25 01:35:19

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一个电路，时钟周期10ns，DC综合后，时序分析setup slack > 0.1 holdup slack > 0.4

可是用vcs对综合后的netlist.v调用smic18.v库文件做功能仿真时，tb中的时钟周期设为10ns输出全是x，20ns-50ns部分正确、部分x，
直到放慢到60ns的时候，结果和rtl仿真时的结果完全一致，只是输出多了时延。

这让我很不理解，这个不出意外，就是setup holdup的问题导致的吧，为什么会这样？
如果是setup和holdup导致，dc在check的时候slack就应该小于0啊

piao2015 · 发表于 2018-6-1 08:52:24

我刚学，也出现这样的问题，能具体在说说嘛

leesome · 发表于 2015-7-31 13:40:37

学习了，谢谢大牛

lihaiyan_yiyi · 发表于 2015-1-9 11:37:01

学习了，谢谢大牛

yx.yang · 发表于 2012-6-18 11:44:38

你gate sim多半没有读入*.sdf文件。导致每个cell的delay在仿真的时侯都是1ns（cell library default徝）。所以仿真出错。

cafszyl · 发表于 2012-6-18 10:20:21

讨论的确实很深入，希望多一些这样的技术贴

hasodron · 发表于 2012-3-25 16:23:01

本人看了也学到好多动动，谢谢

rencj1979 · 发表于 2011-1-5 12:24:53

kkkkkkkkkk

xlu · 发表于 2011-1-4 22:27:15

从中学到很多，非常感谢！

yangyuf1 · 发表于 2011-1-4 21:06:11

仿真多半没有读入SDF文件。

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