|  | 
 
| 
之前找的书,现上传分享。
×
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册  高级ASIC芯片综合 使用Synopsys Design Compiler Physical Compiler 和PrimeTime(第二版) (Himanshu Bhatnagar 著  张文俊 译)
 数字VLSI芯片设计  使用Cadence和Synopsys CAD工具
 综合与时序分析的设计约束  Synopsys设计约束(SDC)实用指南。
 .rar是平台自己加的,解压需手动去掉
 
 | 
 
    
        
             
            
                
                高级ASIC芯片综合 使用Synopsys Design Compiler Physical Compiler 和PrimeTime(第二.rar
                
             12.12 MB, 下载次数: 12
                , 下载积分:
                资产 -5 信元, 下载支出 5 信元 
                
             
        
             
            
                
                高级ASIC芯片综合 使用Synopsys Design Compiler Physical Compiler 和PrimeTime(第二.rar
                
             30 MB, 下载次数: 12
                , 下载积分:
                资产 -9 信元, 下载支出 9 信元 
                
             
        
             
            
                
                高级ASIC芯片综合 使用Synopsys Design Compiler Physical Compiler 和PrimeTime(第二.rar
                
             30 MB, 下载次数: 12
                , 下载积分:
                资产 -9 信元, 下载支出 9 信元 
                
             
        
             
            
                
                数字VLSI芯片设计  使用Cadence和Synopsys CAD工具_12378982.part2.rar
                
             30 MB, 下载次数: 15
                , 下载积分:
                资产 -9 信元, 下载支出 9 信元 
                
             
        
             
            
                
                数字VLSI芯片设计  使用Cadence和Synopsys CAD工具_12378982.part3.rar
                
             30 MB, 下载次数: 11
                , 下载积分:
                资产 -9 信元, 下载支出 9 信元 
                
             
        
             
            
                
                数字VLSI芯片设计  使用Cadence和Synopsys CAD工具_12378982.part4.rar
                
             30 MB, 下载次数: 11
                , 下载积分:
                资产 -9 信元, 下载支出 9 信元 
                
             
        
             
            
                
                数字VLSI芯片设计  使用Cadence和Synopsys CAD工具_12378982.part5.rar
                
             21.66 MB, 下载次数: 12
                , 下载积分:
                资产 -7 信元, 下载支出 7 信元 
                
             
        
             
            
                
                综合与时序分析的设计约束  Synopsys设计约束(SDC)实用指南_14441203.rar.rar
                
             27.9 MB, 下载次数: 18
                , 下载积分:
                资产 -8 信元, 下载支出 8 信元 
                
             |