Virtuos Verilog In的Global Net问题

JekinBrown

小弟在使用Virtuos Verilog In将一个多电压域的verilog网表导入到virtuoso设计中，大概的代码如下：
module top  ( <其他ports>, TOP_VDD1, VSS );
module sub1  ( <其他ports>, PD1_VDD1, VSS );
module sub2  ( <其他ports>, PD2_VDD1, VSS );
我想导入schematic的电压域被分别连接起来。然而，verilog in的UG里面写得很清楚，只能声明一个global power，并且其他另外的原因（下文详述），我只能如此填写选项：

                               
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a,b是随便起的名字，目的是让工具不要找power/ground。总之这样可以将所有电源信号当作普通signal ports处理，得到的schematic的确被连接起来了：

                               
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但是所有的port/net的signal type都是signal而不是power或者ground的（虽然可能没啥区别）,另外我并不想让这些电源信号“物理”连接上，最好是“逻辑”连接，效果图如下：

                               
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按照UG，我想到将上述的信号填写到Global Signals中，并且勾选connect global signals by name：

                               
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但是很不幸，没能实现想要的效果（帖子长度限制，我删了这个图）
另外一个小问题是，如果在Power Net Name或者ground net name中填写，并勾选connect global signals by name：

                               
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这样的确可以实现该电压域的连接：

                               
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但是出现一个新的问题，即schematic view和symbol view的signal type不一致，报warning：
Warning: Terminal "TOP_VDD1!" signal type mismatch: "power" in view "schematic", "signal" in view "symbol"
（ground同理）
想请教各位有没有解决办法，亦或是小弟哪里操作/填写有误，谢谢！