I/O GGNMOS ESD 什么情况需要加保护环？

起风了071 · 发表于 2024-7-22 17:05:20

本帖最后由起风了071 于 2024-7-22 19:02 编辑

对于NBL的工艺，NBL要是和drain接在一起
考虑正常工作的时候，甩负的IO pin，会有被拉低与周围高电位P或N区形成LU的风险；
ESD来的时候，NBL/PEPI (PW)/N+，的确有寄生NPN，但一般这个NPN的trigger要远大于泄放ESD的mos通路trigger，没啥威胁。
我也好奇什么时候NBL需要串电阻接高？
请指教。

Huajia00 · 发表于 2024-8-7 17:30:40

当有NBL时，接地或者串个电阻接地，这样距离外围电路可以稍近一些，如果没有NBL，加guard ring (接地)，和内部电路拉开距离，拉不开距离时，加guard ring（PNPN）阻挡，N甩负时，从guard ring（NWELL）上抽电流，不会抽到附近的PMOS

IC_Spark · 发表于 2024-8-27 10:46:50

起风了071 发表于 2024-7-22 17:05
对于NBL的工艺，NBL要是和drain接在一起
考虑正常工作的时候，甩负的IO pin，会有被拉低与周围高电位P或N区 ...

这个寄生NPN我是担心，因为没有数据支持

寄生的NPN正反的trigger不同，是不是正反NPN的trigger voltage都远大于ESD的trigger？N+高，NBL低，这个NPN trigger应该是比较低的吧，但是肯定比ESD的trigger高
毕竟这个寄生NPN的base电阻相比于mos NPN的base电阻小；但是不知道trigger voltage会高多少，pad based架构的ESD，从PAD到VDD的trigger voltage在ESD mos Vt1的基础上还需要加一个二极管压降。