如何设计高压电路中的使能端

wrss20080407

向大家请教，如何设计高压电路中的使能端？

在设计低压（比如电源电压等于5V）的电路时，使能端是容易实现的，因为这种电路中，管子的Vgs能耐压5V，所以只要保证使能信号为0V或者5V，然后把使能信号连接到管子的栅极就行了。
但在高压电路中，上述方法就不现实了。因为电源电压比较高（比如20V），那么使能信号就是0V或者20V。由于高压电路中管子的Vgs也是5V左右，所以当使能信号连接到管子的栅极时，Vgs的变化就是0V和20V，明显大于5V的耐压。

写了这么多也不知道是否能把我的问题描述清楚。但还是希望能得到坛友们的帮助，先谢谢大家了！！！

youngabin

应该会有两个电源吧，比如LDO提供5V这种。

andy2000a

bcd design  ..

1. ldpmos  use level shift convert  20- 15v ,  

   ldmos also need  gate cample circuit , in gernal use zener clamp .


2. ldnmos  0~5v  use vdd  power

ztstg2018

首先你得使能逻辑输入信号高电平就是电源电压20V，使能端进去的电路又使5V的低压电路?这个逻辑是有问题，一般不会这么设计电路！如果一定要这样，那么你这个使能端口里面就只能采用钳位电路，比如齐纳钳位，直接将使能进入内部电位钳位到5V~6V的电平

nanke

levelshift, 将使能信号电平转换，比如N管用0~5V，P管用15~20V。然后用cascode钳位保护。

wrss20080407

nanke 发表于 2023-10-17 14:05
levelshift, 将使能信号电平转换，比如N管用0~5V，P管用15~20V。然后用cascode钳位保护。 ...

您好nanke，感谢您的回复。您说的cascode钳位保护是什么意思？能给个电路图吗？或者提供一个参考资料也行啊，多谢了！！！

阿格里奇

请问楼主现在解决了吗？

wrss20080407

阿格里奇 发表于 2024-10-8 20:12
请问楼主现在解决了吗？

唉，没解决。

semico_ljj

level shift 来解决

acrofoxAgain

把使能信号当模拟信号看待，设计一个R2R输入的运放是不是能做到？能做到的话，那么使能只会比这个简单吧。

比如，通过一个LDMOS管来控制一路电流的开关，如果你的电流源在LDMOS的源端，那么LDMOS的VGS不会超耐压。最多给GS加个钳位，防止输入快速变化时内部跟不上导致VGS超压就行了。