穿过clock gating之后的时钟需要在sdc重新定义时钟吗

gerry1812

学习了

0_hila_0

请问clock gating之后得到的时钟generated clock应该怎么加呀，第一次做不太懂

smarthb

cxyfisher 发表于 2017-8-20 10:23
-combinational

您好，请教一下：我例化库里的clock-gate lib_cell，dc后发现clock-gete cell 的输入端（模块输入port）到clock gate cell的输出端Q的延时很大，996ns，这个是什么原因呢？

设置了set_dont_touch,set_dont_touch_network，延时还是996ns。