穿过clock gating之后的时钟需要在sdc重新定义时钟吗

dyytx

穿过clock gating之后的时钟需要在sdc重新定义时钟吗（需要generate clock）？

ic小新

要看你的clock gate是怎么做的，如果是直接调用库里的ICG，一般是不用重新定义的；
如果是自己用rtl搭的，一般要重新定义。

小丁

安全一点， 可以在gating cell后面设一个generated clock， 不用设false path，
对timing优化有一点好处

cxyfisher

-combinational

stupidly

小丁 发表于 2017-8-10 17:37
安全一点， 可以在gating cell后面设一个generated clock， 不用设false path，
对timing优化有一点好处 ...

请教一下
我是让工具自动插入clock_gating，因此在综合时我也不知道工具会在哪些地方插gating，这种情况我怎么写约束create_generated_clock?

小丁

你说的是clock gating和我说的不是一回事， tool自动插的是针对所有的flipflop， 目的是优化功耗。 而我说的是有一个专门的clock gen block， 需要手动去写

stupidly

小丁 发表于 2023-3-2 23:38
你说的是clock gating和我说的不是一回事， tool自动插的是针对所有的flipflop， 目的是优化功耗。 而我说 ...

哦哦；明白你的意思了。
另外想请教一下就是：如果我写了一个 clock_gate block，顶层在例化使用这个clock_gate block时，比如输入时钟是clk，gating之后的时钟为gated_clk；我在约束的时候是不是要create_generated_clock？因为在代码中后续的寄存器的cp端都是gated_clk 为时钟。此外我发现，如果不create_generated_clock，那些gated_clk驱动的寄存器的cp端仍然是clk作为时钟。。。请问我的这种做法正确吗？

小丁

是的， 你instance这个block， 然后综合的时候set dont touch。 然后constraint里面设置好generated clock， tool就能认出来了

stupidly

小丁 发表于 2023-3-15 14:57
是的， 你instance这个block， 然后综合的时候set dont touch。 然后constraint里面设置好generated clock ...

这里 set_dont_touch，是防止tool优化clock_gating_cell 这个block吧。那是不是意味着我要指定clock_gating_cell 中cell的具体类型才行？

小丁

对的， 你直接instance ICG cell， 自己库里去找合适的，