DC综合时，时钟约束问题，请教大神，急急急

1027199631

Xilinx ISE综合结果如上图。设计：clk_in作为顶层设计的时钟输入，如果选择端口为1，则输出的clk与其同频，同相位；若选择端口的值为0，则输出的clk为与clk_in同频但相位相反的时钟。其中clk作为设计中其余所有模块的时钟，也为时钟分频模块的输入时钟，分频模块的输出时钟接到其他模块的时钟输入端口。
问：在DC综合阶段我该如何设定时钟约束？是将clk_in作为主时钟，还是clk作为主时钟？如果将clk_in作为主时钟，clk频率与其相等，该如何设置？如果将clk作为主时钟，clk_in该怎么设?
问：时钟选择端口的值默认为1，通过向寄存器中写入值来改变其默认值，由于其值为0，为1，输出的时钟频率不一样，在定义生成时钟时，我该怎么定义分频器的输出时钟？