关于一个移位操作电路的实现

hgd1505570

入门菜鸟求大神们指教
1:现在想得到这样一个移位操作的电路（4bit输出）：输出初始状态要求是0001，为时钟上升沿触发，后面每来一个上升沿，输出变化为0010,0100,1000,0001,0010,0100.......时钟低电平时，保持当前状态。本人对verilog不懂，请教怎么写RTL。
2:我也找到一个电路，可以实现上述功能（见图），在这样的电路图中，怎样才能使初始状态是0001呢？好像不能直接给最上面的寄存器高电平呀

wangshikun118

module shift(clk,rst,data);
  input clk,rst;
  output [3:0]data;
  reg    [3:0]data;
  
  always@(negedge rst or posedge clk)
    if(!rst)
      data<=4'b0001;
    else data<={data[2],data[1],data[0],data[3]};
endmodule
简单综合了下，得到如下电路

hgd1505570

谢谢您，wangshikun118，这个代码好用哦

上海大学

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