【Verilog】实际应用中非阻塞赋值问题

nano_dv · 发表于 2012-12-17 22:11:22

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详见附图。

acgoal · 发表于 2012-12-18 08:16:03

这是仿真器的问题，你换VCS仿真试试看，结果可能不一样。
主要是因为仿真器对于上升沿的采样点判断，事实上对于你这里的波图，dat_in仿真器可以认为setup time为0而不采样，也可以认为足够而采样（这里就是采样了）。如果dat_in的上升沿不采样的话，你看起来会清晰多了。建议你在driver输出dat_in的时候加上 #1 延迟，另外，代码中的flop加上#1 延迟也是方便仿真调试的一个好习惯。

nano_dv · 发表于 2012-12-18 21:11:50

回复 2# acgoal

嗯，谢谢。。。
多谢指教

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