请教一个XA（customsim）和vcs联合仿真

左轮 · 发表于 2016-1-13 10:42:46

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求教一个问题：
我用customsim和vcs联合仿真，跑通了工具自带的例子（spice top ，verilog child block），但是用同样的设置跑另外一个仿真，好像verilog子模块认不到了，在simv.msv文件夹里只产生了一个through_net.rpt，接口报告都是a2a。而例子中产生的报告不是through_net.rpt，而是interface_element.rpt,并且报告中的接口都是a2d的。

我在例子中用的vcsAD.init和xa.cfg文件以及run文件，和实际用的都没有区别。

不同的是，例子中只有一个verilog子模块，verilog子模块中没有层级结构。
我的实际应用中verilog模块里面有层级结构，并且都是verilog的。大概是这样：

            spice_top
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         /             \
         /                \
   spice_1       verilog_1
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* *    *       / |    \
                     /    |    \
                  /       |       \
               /          |          \
            /             |          \
  verilog_1_1 verilog_1_2 verilog_1_3

需要有什么特别的设置么？求教大神解答！非常感谢。

xsec · 发表于 2017-3-9 09:39:03

贴出你的ad.init看看？

jeffej · 发表于 2017-4-11 16:50:59

who know it?

今晚打老虎 · 发表于 2018-7-27 16:00:29

有文档吗

paji · 发表于 2020-6-13 09:08:56

静等专家解答

chingyy000 · 发表于 2020-7-10 17:35:42

wait ....
for solution

2668687274 · 发表于 2022-8-16 15:50:50

请问这个问题具体应该如何解决呢？

2668687274 · 发表于 2022-8-16 15:52:16

xsec 发表于 2017-3-9 09:39
贴出你的ad.init看看？

请问是要如何进行配置呢？

gerry1512 · 发表于 2022-8-31 17:32:15

2668687274 发表于 2022-8-16 15:52
请问是要如何进行配置呢？

在这个文件中指定每一个部分是用的hdl还是spice即可

beanspower · 发表于 2024-8-27 11:20:45

本帖最后由 beanspower 于 2024-8-27 11:30 编辑

可以参考一下：
https://zhuanlan.zhihu.com/p/427487049

https://zhuanlan.zhihu.com/p/64434740/

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