一个很简单的verilog问题

大帅哥1989 · 发表于 2012-12-12 22:39:57

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一个很简单的记录一串数中1的个数的计数器。如下，怎么改都报错，我知道肯定是个很简单的错误但是我不知道。。。我太菜了，哎，刚开始接触verilog，什么都不会，望大家不吝赐教

module count1s(noin,noout);
input noin;
output noout;
wire[8:1] noin;
reg[3:1] noout;
begin:
noout=0;
while(noin)
if(noin[1])
begin:
noout=noout+1;
noin=noin>>1;
end
end
endmodule