is the clock constraints of top module the same as that of submodule.

quan228228 · 发表于 2006-3-23 10:27:54

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hope someone can give me a detailed information.
very thanks for you.

quan228228 · 发表于 2006-3-23 11:20:32

有没有人帮忙啊。

老扁 · 发表于 2006-3-23 15:00:45

不清楚你要问哪些constraints，应该基本上都是一样的。
除非你要设latence之类的约束！

quan228228 · 发表于 2006-3-23 15:15:49

老扁：
我想问的是在对子模块进行综合时clock方面的约束和在对最顶层模块进行综合时在clock方面的约束有什么不同吗？
谢谢！

老扁 · 发表于 2006-3-23 16:08:13

基本上没什么不同。

quan228228 · 发表于 2006-3-23 17:19:12

谢谢。
那是在面试时被问的，感觉也是一样的。

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