clock gating cell约束

jr3749352123 · 发表于 2015-11-10 14:53:56

ECK到DFF CK pin的delay为什么要屏蔽掉呢？这个延迟可以不做考虑？

buluodaidaitu · 发表于 2016-6-14 10:12:26

学习了

queensmile · 发表于 2017-10-24 18:01:49

我认为这个问题应该是因为没有设置 set_ideal_network 给clock的source点吧。因为不管是手动在RTL中例化的ICG还是DC自己加的ICG，他们的ECK上的ideal_net 都是false的。但是这并不会影响report_timing时register的CK端的 “clock network delay (ideal)” 的情形。这个delay还是会为0的。我猜楼主遇到的问题应该是report_timing -through ICG_CELL/ECK 这样的报告中，在这种report里，确实是会看到ICG cell的delay的。

唐三彩骆驼 · 发表于 2020-4-16 21:10:42

我现在也遇到了这个问题，给clock设置了ideal，但是clock_gate不是单输入的，所以clock_gate输出没有ideal属性，而clock_gate后面又有1000多个fanout，导致net cap 特别大，这一块有很大的delay。我现在的做法是在clock_gate后面重新手动设置ideal，但感觉这个方法不太对，看论坛上的大佬们有没有更好的解决方案。

杀手1983 · 发表于 2021-2-13 17:17:44

唐三彩骆驼发表于 2020-4-16 21:10
我现在也遇到了这个问题，给clock设置了ideal，但是clock_gate不是单输入的，所以clock_gate输出没有ideal ...

找到合适的解决办法了吗

qigege · 发表于 2021-11-1 15:08:07

唐三彩骆驼发表于 2020-4-16 21:10
我现在也遇到了这个问题，给clock设置了ideal，但是clock_gate不是单输入的，所以clock_gate输出没有ideal ...

我也想知道有啥解决办法，我也遇到了这个问题

0_hila_0 · 发表于 2024-1-16 13:53:11

我也遇到同样的问题了，自己在RTL代码中例化的clock gating cell，但是因为后面连了D触发器负载， clock gating中的与门延迟特别大，不知道怎么让DC认为与门是理想单元，时序调整放在后端去做

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