Verilog实现双跳变沿触发的设计

winner245 · 发表于 2005-10-4 19:50:17

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我欲设计一FIFO,满足在同一个时钟的上升沿和下降沿均能写FIFO ,请问用Verilog该如何实现?

tomvsjerry · 发表于 2005-10-14 12:14:28

电平触发

weiwu · 发表于 2005-10-31 22:08:40

先倍频，

life1313 · 发表于 2005-11-16 20:05:35

提示: 作者被禁止或删除内容自动屏蔽

soclu · 发表于 2005-11-28 13:07:52

两块ram实现，一个上升沿写一个下降沿写

yushyi · 发表于 2005-11-30 14:58:56

请教：如果用FF的话如何实现？

阿基里奥斯 · 发表于 2005-12-5 21:19:40

如果用DFF实现你的设计，可不可以这样：
分两级实现，
第一级用negedge clk和posedge clk的DFF接收数据；
第二级用clk上升沿的把第一级的数据一起打入FIFO，这个FIFO也是DFF实现的，并且数据宽度是第一级的二倍；
这样做的时候，第一级的posedge DFF到第二级是一个周期的路径，而第一级的negedge DFF到第二级是半周期路径；
由于FIFO是被压扁的，所以读FIFO的时候地址指针作相应调整。

jingli888ca · 发表于 2006-1-10 15:57:19

不好，还是先倍频。

magictong · 发表于 2006-2-8 17:43:09

先倍频，然后调用altera库 dc_fifo

chizya · 发表于 2011-1-15 11:38:57

两块ram实现，一个上升沿写一个下降沿写

life1313 life1313 当前离线积分 95 头像被屏蔽	发表于 2005-11-16 20:05:35 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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