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[讨论] Formality形式验证问题请教！！！！！！

发表于 2010-12-24 15:00:24 | 显示全部楼层 |阅读模式

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在综合的时候把模拟模块当成黑盒子处理，模拟管脚PAD综合时有warning提示no match pad founa for XX_port......no pad will inserted....，用formality做RTL 和netlist的形式验证时，verify后在模拟管脚（即黑盒子输入）有failing。。。。
请问各位，模拟pad（包括电源及其他IO）在DC综合以及formality时应做怎样的设置和处理？？？

failing, verify, warning, 电源, 黑盒子

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