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楼主: psd0208

大家帮忙看看这小段Verilog代码,多谢!

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发表于 2009-11-5 17:24:05 | 显示全部楼层
没见过这么写的,条件组织好没必要这么写吧
个人观点
发表于 2009-11-5 22:03:30 | 显示全部楼层
虽然编译器给你执行的时候是顺序执行,也就是给你实现为
if(d)    a<=a+1'b1;
else
    if(e)
    begin
      a<=0;
      c<=0;
      if(d || a)                       c<=1;
      if(a>b)                         b<=a;
      if(d && a+1'b1)>b)       b<=a+1'b1;

但是这样的代码风格很差,不要靠编译器给你解释,而是你要明确告诉编译器该如何运行
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