请教：获得的时钟抖动性能怎样？

cdcll · 发表于 2004-3-9 15:22:14

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输入CLK：16.896MHz，经Cyclone的PLL，M=32,N=11,得时钟49.152MHz，再经Clock Divider除以3，得到输出时钟16.384MHz。
请问输出时钟16.384MHz的抖动性能怎么估算，会不会抖动得厉害？
谢谢了！

atuhappy · 发表于 2004-3-9 15:40:04

这个不知道
是不是要看Cyclone的PLL性能怎么样

cdcll · 发表于 2004-3-9 15:50:24

谢谢atuhappy。
Cyclone的PLL是模拟的PLL，我会再去查一下其性能。
我担心的是Clock Divider除以3，用FPGA实现，怎样估算抖动性能？

atuhappy · 发表于 2004-3-9 15:55:33

我觉得不会变得比分频之前的大
等待高手回答。。。

cdcll · 发表于 2004-3-9 16:16:06

再次感谢atuhappy斑竹！
请问对于小数分频，例如1.5分频，其抖动性能是否会比整数分频差？

3650054 · 发表于 2004-3-9 22:07:55

下面引用由cdcll在 2004/03/09 03:22pm 发表的内容：
输入CLK：16.896MHz，经Cyclone的PLL，M=32,N=11,得时钟49.152MHz，再经Clock Divider除以3，得到输出时钟16.384MHz。
请问输出时钟16.384MHz的抖动性能怎么估算，会不会抖动得厉害？
谢谢了！

不会抖动的，pll稳定性很好的。

cdcll · 发表于 2004-3-10 13:35:16

谢谢楼上的朋友，这下我就放心了。

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