急，问SE中出现的问题

jianli

SE载入DEF时系统提示
##-I   File place_fifo.def line 121
##-I     ( 260 260 ) + RECT metal1 ( -380 -280 ) ( 380 280 ) ; <<<<
** EXCHANGEFORMATS-USER-162  WARNING **
Via V12_H is ignored because it already exists in DB
我不理这些warning，继续做，完成之后，输出verilog时出现一堆类似下面的错误：
** SE-USER-61  ERROR **
14:45:47 * pbodiff  :  Instance dout_reg refers to two different cells: FFSJKRHD4X and FFSJKRHD1X
** CADENCE-USER-53  WARNING **
Input source will abort at next read due to limit of 1 PROBLEMs.
把我的流程写在下边,请指正：
执行se.ini
载入foundry提供的lef
载入foundry提供的gcf（存档命名为library）
载入综合后产生的verilog代码
floorplan
place io
plan power
place cell
compact floorplan
clock tree generation（存档命名为place_design)
重新载入library（就是刚才存过的）
载入save后产生的place_design.def
connect ring
add filling cell
clock route
wroute
report sdf
export verilog，def

wilsonsong

我觉得有可能是你载入GCF文件时遗漏了一些必要的文件.

jaxshai

是用同一个FOUNDRY的verilog model在DC里综合的吗？

jianli

对呀，绝对是用同一个foundry地的库在DC里综合的。GCF文件我自己没写，是载入的foundry提供的

seadren

可能是你的网表或是你得def　ｆｉｌｅ　有问题，你再好好查一查