DC综合时出现timg loop警告，紧急求助....

upsidedown

   

15971239608 发表于 2024-9-27 14:15
不加dft_mode 的mux，dc综合也不报timing loop

dft_mode这个信号哪来的 是io还是这个时钟驱动的触发器？

upsidedown

   

15971239608 发表于 2024-9-27 17:18
io，我前面搞错了，和加不加这个mux没有关系

那你这问题就算明确了，工具报的没问题，是触发器的Q端经过组合逻辑又反馈到触发器的CLK端，导致时钟会产生一个窄的脉冲，这不是典型的设计方式。要么改设计，要么约束里打断timing path。

upsidedown

   

15971239608 发表于 2024-10-10 13:55
窄的脉冲，我没有太理解，能画一下图吗？

你自己画一下图不就理解了吗

upsidedown

   

15971239608 发表于 2024-10-10 15:08
我画了一下，怎么都感觉不到哪里有问题，这个loop到底是个啥东西？

...

你代码写了一个`CD（combionatorial delay） 你随便指定一个数，把这个体现在波形上再看一下

upsidedown

   

15971239608 发表于 2024-10-11 09:54
我有加delay啊，后仿的波形也没啥问题

波形是否对应这个逻辑？
clk_cycle_cnt = clk_cycle_cnt_en  || clk_cadc


clk_cycle_cnt_en是clk_cadc上升沿同步，假定delay为d0

clk_cycle_cnt_en和clk_cadc分别传播到一个或门（假定delay分别为d1和d2)，或门的输出是clk_cycle_cnt

在clk_cadc上升沿并且clk_cycle_cnt_en向下跳变时，如果d0+d1<d2，或门的输入会经历(0,1)->(0,0)->(1,0)，从而或门的输出会经历1->0->1，即clk_cycle_cnt产生了一个毛刺，毛刺宽度为d0+d1-d2