[原创] 在Vivado平台开发FPGA，如何看verilog生成的电路能跑到多高的时钟频率

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zzj0329

发表于 2019-11-5 11:47:27 | 显示全部楼层

kintex7系列器件中内部有些cell貌似过不了400MHz这个槛，设计中加入大量DFF打拍来优化timing，综合出来后timing rpt非常漂亮，实际上板测试输出结果就是错的。降低到380M，390M则无问题。
当然如果是非常简单的逻辑上500M也无问题，所以怀疑内部如dsp or bram等特殊cell肯定有个极限频率而未在timing rpt正常显示

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