关于LDO在输入电压较高时的PSR变差的原因

zhiqiang3713

如题，现在正在改进的一款LDO，输出200mA的电流，Cout有4.7uF ，输出电压选择默认值为1.8V。输入电压从2.7到7.5变化。输入电压从2.7V上升时，在2.7到6V左右，电路的PSRR都还不错，在输入电压时6V的时候，PSRR的直流增益可以达到-82DB。但是输入电压从6V继续上升的时候，PSRR开始变差，输入电压为7.5V的时候，PSRR的直流增益只有-36db。我想原因是不是这样的，因为输出电压时1.8V，当输入电压变的较高的时候，power mos的沟道长度调制效应非常明显，这个时候环路的调节作用变的比较弱了，输出电压保持稳定的能力较低压时变的弱了，所以PSRR变的差了。
请各位做过LDO的指点指点。

zhiqiang3713

回复 2# mikeppq


   CSMC .5 的工艺，输出电压其实是从1.1到3.3 通过选择逻辑信号，用在soc上的，电压高时效率肯定差的很。但是一般的正常输入电压估计是4.2V左右。

zhiqiang3713

回复 4# mikeppq


   理论上来说PSRR的直流增益由环路增益的直流增益来决定，电压不同时  仿真的偏差也就几个db并不大，按说直流增益不该偏差那么大。运放用实际是一个一级的对称结构的运放，只是有一个电流放大级，相当于输入跨导放大了。有木有可能电源电压7.5v的时候，可能输出电压也有6V左右了，这样运放是不是有点偏离线性放大区了。

zhiqiang3713

回复 8# semico_ljj


   不是吧，其实这是一个给cpu供电的PMU芯片里的一个LDO

zhiqiang3713

回复 7# mikeppq


   我后来想想可能是这个原因，回头仿以下MOS管的I-V特性曲线看看

zhiqiang3713

回复 11# microstudent


  电源电压时7.5V的时候，运放的输出级电压可能已经被拉高到6V左右，输出级的NMOS的D端电压也被拉到这个高，这个时候NMOS基本已经偏离了线性放大区，我猜可能是这个原因导致的。有一个疑问是：7.5V和5V电源电压两种情况的闭环增益的直流值差不多，按说我PSRR的直流值应该就是由闭环增益的直流值来决定的，是不是电源电压较高的时候，NMOS有些偏离了线性放大区导致了系统的非线性？这对PSRR有这么大的影响吗？