设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜全文
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › IC618 ams仿真verilog层次调用的问题
返回列表 发新帖
查看: 4531|回复: 9

[求助] IC618 ams仿真verilog层次调用的问题

[复制链接]
发表于 2023-10-20 16:37:53 | 显示全部楼层


   
lwzunique 发表于 2022-3-28 18:19
你去搜索一下Mark as external的这种方法，这个对于层次化的verilog结构比较好用，还有一个最笨的方法，imp ...


请问mark as external 在哪里呀？
回复 支持 反对

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X 关闭广告

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-10-25 04:58 , Processed in 0.012348 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表